You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2024-07-16 - 08:13
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Mon Jul 15, 2024 12:44:04)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
364399679670,7cyclictest4927-21kerneloops11:15:080
365699672661,9cyclictest4927-21kerneloops11:19:562
364399662658,2cyclictest4927-21kerneloops11:08:440
365699661652,7cyclictest4927-21kerneloops11:38:252
364899659651,6cyclictest4927-21kerneloops10:06:341
366499658652,5cyclictest4927-21kerneloops09:03:493
366499656649,5cyclictest4927-21kerneloops08:29:233
365699656649,5cyclictest4927-21kerneloops07:26:572
365699656648,6cyclictest4927-21kerneloops10:11:222
364899656650,4cyclictest4927-21kerneloops09:24:501
364899656649,5cyclictest4927-21kerneloops10:23:031
364899656649,5cyclictest4927-21kerneloops07:50:251
366499655649,5cyclictest4927-21kerneloops07:33:233
364899655647,6cyclictest4927-21kerneloops08:28:421
364399655646,7cyclictest4927-21kerneloops11:36:030
364399654646,6cyclictest4927-21kerneloops07:52:080
366499653650,2cyclictest4927-21kerneloops09:52:433
366499653650,2cyclictest4927-21kerneloops07:53:253
364899653647,5cyclictest4927-21kerneloops07:21:571
364399653649,2cyclictest4927-21kerneloops09:21:480
365699652645,6cyclictest4927-21kerneloops12:07:372
364899652649,2cyclictest4927-21kerneloops10:30:291
364899652644,6cyclictest4927-21kerneloops12:11:341
364399652648,2cyclictest4927-21kerneloops09:29:420
364399652645,5cyclictest4927-21kerneloops08:31:440
364399652642,8cyclictest4927-21kerneloops09:18:360
366499651643,6cyclictest4927-21kerneloops11:47:583
365699651648,2cyclictest4927-21kerneloops12:14:432
364399651643,6cyclictest4927-21kerneloops12:23:250
366499650644,5cyclictest4927-21kerneloops08:38:323
365699650647,2cyclictest4927-21kerneloops09:13:572
365699650641,7cyclictest4927-21kerneloops07:14:302
364899650644,4cyclictest4927-21kerneloops08:13:361
364399650647,2cyclictest4927-21kerneloops10:49:010
366499649642,6cyclictest4927-21kerneloops12:22:003
366499649640,7cyclictest4927-21kerneloops11:50:583
365699649647,1cyclictest4927-21kerneloops08:18:162
365699649644,4cyclictest4927-21kerneloops08:05:402
364899649647,1cyclictest4927-21kerneloops10:29:241
364399649646,2cyclictest4927-21kerneloops07:18:010
366499648643,4cyclictest4927-21kerneloops10:17:383
366499648639,7cyclictest4927-21kerneloops10:23:143
366499648639,7cyclictest4927-21kerneloops10:06:243
364899648643,4cyclictest4927-21kerneloops08:16:281
364399648646,1cyclictest4927-21kerneloops10:38:350
364899647642,4cyclictest4927-21kerneloops09:02:341
364899647640,6cyclictest4927-21kerneloops07:34:571
364399647644,2cyclictest4927-21kerneloops07:23:440
364399647639,6cyclictest4927-21kerneloops09:48:280
366499646644,1cyclictest4927-21kerneloops07:28:143
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional